今日は、SystemVerilogによるテストベンチ実践会(2017夏)、ですね

Vengineerの戯言 : Twitter、Slideshare
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

今日は、SystemVerilogによるテストベンチ実践会(2017夏)です。

会場は、前回(AWS EC2 F1について、みんなでワイワイ調べる会と同じ、茅場町のコワーキングスペースです。

ASIC開発では、SystemVerilog使うのは特別なことじゃないけど、FPGA開発ではあまり使われていないようなので。

Xilinx Vivado XSIMは、AXI VIPにてUVMをサポートしているので、SystemVerilogのかなりの部分をサポートしています。

Intel FPGA用ModelSimもSystemVerilogの多くをサポートしていますが、

　・program
　・randomize
　・assertion

の検証関連の機能はライセンス的に利用できません。

Xilinx Vivado XSIMでは、こららの機能をサポートしているので、UVMが利用できるのです。

今回の勉強会では、SystemVerilogにてテストベンチを書くということをチーム活動でやります。

　・SystemVerilog初めての人枠

　・Zynq VIPを使いたい人枠

で、各2チームに分けて行います。

SystemVerilogを使うことで、テストベンチを書いたり、テストプログラムを書くのが楽になるということを
知っていただけると嬉しいです。

よろしくお願いいたします。