CadenceのFormalツール

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

SynopsysがVerification Compilerにて、Static & FormalとSimulationを統合したのに対して、Cadenceはこの夏、Jasperを買収しました。
今年のJUG(Jasper User Group Conference) 2014にて、Formalのロードマップを発表したようです。

JUG 2014: Cadence Unveils Ambitious Roadmap for Formal Verificationに、FormalとSimulationの全体像が載っています。

FormalでもMetrics(UCIS)をサポートし、検証のカバレッジを見える化。

なお、Cadenceの従来までのFormalツールであるIFVとIEVは継続するとあります。

検証、Verification、Cadence