SynopsysのVerification Continuumの詳細

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

SemiWikiのSynopsys Verification Continuumに結構詳しく書いてありました。

Synopsysが過去に買収したツール毎Front-EndとBack-EndがあったのをFront-EndはVCSに統一、Back-EndはZebuに統一するということ。？
こうすることで、Simulator => Emulator => Prototyping の移行がスムーズになるという。
確かに、SimulatorからEmulatorに移行するには、それなりの工数がかかりますからね。
また、Emulator と Prototypingでは、同じFPGAでありながら、違いますからね！

Synopsysの Simulator => Emulator => Prototyping の既存ユーザにとっては嬉しいですね。
コストが変わらないのであれば。。。

そして、デバッグ時のツールはVerdiに統一し、

P.S

Verification Compiler って、Static and Formal Verification Toolなんですね。