2014-07-09 AXI4 Slave Bus Functional Model FPGA #技術職 @Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった FPGAの部屋の@marsee101さんがAXI4 Slave Bus Functional ModelのVerilog HDL/VHDL版を公開してくれました。 AXI4 Slave Bus Functional Model のVerilog HDL版 AXI4 Slave Bus Functional Model のVHDL版 これに、CPUの代わりをするAXI4 Master Bus Functiona Modelを作れば、 SystemVerilog DPI-C経由でSoftware Driven Verificationができます。 無償ツールで実践する「ハード・ソフト協調検証」(1) ―― SystemVerilogのDPI-C機能に連載したAltera AvalonのBFMと同じようにすればいいだけです。 誰か、作りませんか？
