合成可能なSystemVerilog

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

SNUG Silicon Valley 2013でのプレゼンテーション資料が
Sutherland HDLのサイトで公開されています。

Synthesizing SystemVerilog : Busting the Myth that SystemVerilog is only for Verification
プレゼンテーション資料、論文

SynopsysなのでDesign Compiler 2012.06-SP4 と Synplify-Pro 2012.09 でのサポート状況もあります。

こういう内容のセッションが JSNUG でもあると嬉しいのですが、。。。
昔、長谷川さんの Design Compiler のセッションはノウハウ満載で良かったです。

検証、Verification、SystemVerilog