Bluespecユーザーミーティングに参加して

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

追記、2012.10.17

「ASICのRTLサインオフの基準を満たすコードを吐き出せていないから」

に対して、Bluespec関係者から誤解があると、ご連絡いただきました。

現状では、

生成されるRTLコードがRTLチェッカーにてWarningが発生するケースは
特定できていて、Black Box処理をすることで対応可能である。
また、ASICユーザーも使っており、運用するには問題がないレベルである。

ということです。

皆さんに誤解があるような表現をしたことをお詫びします。

Bluespec User Group Meeting 2012 Oct.に参加しました。

今回は前回よりもかなり参加者が増えていました。
前回は実質の事例発表は日立だけでしたが、
今回は富士通QNETとオリンパスと2つも増えたのが理由かもしれません。

講演資料は冊子として配られていました。また、参加者には電子版の連絡もあるようです。
なお、講演内容ついては、EDA Expressからあるかもしれません。

私からは今回の講演を聞いて感じたことをメモとして。

    やっぱり、Bluespecはモデリング言語。

    FPGA用のHDLコード生成なら使える！

    ASIC用にコード生成に使えないのは、初期のCベースの高位合成ツールと同じ問題。
    つまり、ASICのRTLサインオフの基準を満たすコードを吐き出せていないから。

    FPGAだとASICほど厳密にRTLコードをチャックしませんので。

私が2009年にBluespecを学んだ時からモデリング言語だと思っていたので、それはそれでいいのですが。

それから、Haskell ちょっと触ってみようかな？と思ったり。
Twitterでちょいと前にブームになった、すごいH本などで、勉強するなり。。。

検証、Verification、Bluespec

P.S
セミナー後、オリンパスの講演者の方々とお話しましたが、
それほど突っ込んだお話はできませんでした。
いい機会なので、じっくりお話したかったのですが、
次回は、参加者、事前募集の懇親会をやってもらいたいです。
費用が気になるのなら、有料にしてもいいと思います。
講演者の方々とじっくりお話できる機会は、なかなかありませんからね。。。。