FPGAでもHLS

Verification Evanelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

先週の水曜日(9/19)に行われたCyberWorkBench Forum 2012（東京）

事例発表内容を見るとFPGAへの適用例。

日経EDAOnlineの記事
「うれしい誤算があった」、富士通QNETがNECのFPGA向け高位合成を評価
と
「人手設計の38倍に膨れ上がったが･･･」、三菱電機マイコンソフトがNECの高位合成をFPGAに
によると、FPGA版は強化されている感じ。

今までASICの事例が多かったHLS。これからはFPGAの事例の方が多いかも。
なぜなら、ASICやSoCの案件が減っているので。。。。

確かにHLSは高いが、設計生産性を考えればそんなに高くはないと思う。

検証、Verification、HLS