HLSでの学習カーブ

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ケイデンスのブログ：High-Level Synthesis Users: Productivity Gains Beckon, But Learning Curve Comes Firstでは、DACのPANEL、High-Level Synthesis Production Deployment: Are We Ready?について。

HLSの各ベンダーからパネラーが出ていますが、なぜか？ Forteがいません。どうしてでしょうか？

Intel、NEC、Xilinxのコメントがなかなかいい。

Xilinxは、AutoESLを買収し、本格的にFPGA開発にHLSを導入する勢いがある感じ。

Richardさんの最後のコメント

The ideal HLS user is an engineer with both hardware and software skills. He or she needs to be able to write an efficient SystemC (C++) model that expresses desired system functionality, but remains far above the register-transfer level in abstraction. 

が理想であるが、それがなかなかできないのが問題である。

検証、Verification、Cadence