UVMとVerilog-AMS

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Synopsysのブログ：UVM-based random verification using CustomSim-VCS for Analog Mixed Signal Designsでは、CustomSim-VCSによるAnalog/Mixed-Signal Design and Verficationです。

VCSは知っていますが、CustomSimって何？
Googleくんに聞いてみました。3年前にリリースされていた回路シミュレーション統合ソリューション。

で、Verilog-AMSはどうなの？またまた、Google君に聞いたら、CustomSimの詳細出てきました。

引用
入力
    ・HSPICE/Spectre® /Eldo®ネットリスト・フォーマット
    ・共通HSPICE デバイスモデル
    ・Spectre/Eldo モデル
    ・Verilog-A アナログ・ビヘイビア・モデリング
    ・ポストレイアウト寄生データ：SPF/DPF/SPEF
    ・VCD/VEC スティミュラス・インプット・フォーマット
    ・Tcl スクリプト

出力
    ・WDF/WDB/FSDB/ その他の波形データベース・フォーマット

で、出力が波形って、どうやって、UVMと接続したのでしょうか？
ご親切にもSNUG Silicon Valley 2012のPDFも公開されていますよ。

資料によると、UVMはアナログデータのランダム生成とカバレッジに使った模様。
そして、やっぱり、確認は波形(P.25-26)なのでしょうか？

詳しい方、コメントください。

P.S
このページ、iPadで見ると、ちょっと違う感じになっていますよ。モバイル用になっているでしょう！

検証、Verification、UVM、Synopsys