DesignerUVM

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Axiom Design Automationは、Designerにて、UVMをサポートしたDesignerUVMをアナウンスしました。
が、Axionのサイトにはその情報はアップされていません。

Axiom Launches UVM Debug Environment for SystemVerilog

Axiomは日本の代理店が無いようなので、情報が入ってきません。
なので、ご存知の方、ご連絡を！

EDA Online：UVMテストベンチ向けのデバガ、米Axiomが発表
EDA Express：Axiom Design AutomationがUVMデバッグ環境「DesignerUVM」をリリース

検証、Verification、UVM