OS-VVM

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

AldecとSynthWorksは、
VHDL用にランダム生成とカバレッジ機能を提供するパッケージである
OS-VVM(Open Source - VHDL Verification Methodology)をリリースしました。

Aldecのプレスリリース：Aldec and SynthWorks deliver Randomization and Functional Coverage Capabilities to VHDL Designers with OS-VVM™

Package(ドキュメント、ソースコード、例題)およびWhite Paper(PDF)は、
ユーザー登録後ダウンロード可能です。

このパッケージは、VHDL-2008の機能を利用しているようです。
ということで、AldecのシミュレータはVHDL-2008をサポートしているということですね！。

SynthWorksって、VHDL専門のようです。

Expert VHDL Training for Hardware Design & Verification

そして、Aldecのサイトではユーザー登録しないとダウンロードできないパッケージが
こちらのサイトではユーザー登録無しにダウンロードできます。
ただし、全く同じものとは限りませんが。。。

CoveragePkgの資料
RandomPkgの資料

EDAOnline : 小島さんの記事、VHDLユーザーための検証手法「OS-VVM」、AldecとSynWorksが開発

EDA Expressの記事、AldecとSynthWorksがVHDLユーザー向けの検証メソドロジ「OS-VVM」をリリース

検証、Verification、Aldec