https://vengineer.hatenablog.com/entry/64579258

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ケイデンスのブログにPanel Discussion: Applying High-Level Synthesis in an SoC Flowがアップされました。
パネラーは、

    * Jeff Bier, Founder and President, BDTI
    * Philippe Coussy, Associate professor, Lab-STICC, Universit?? de Bretagne-Sud, France
    * George Harper, Vice President of Marketing, Bluespec, Inc.
    * Michael (Mac) McNamara, Vice President & General Manager, 
                              System Level Design, Cadence
    * Chris Rowen, Ph.D., Founder and Chief Technology Officer, Tensilica, Inc.

です。

Bluespecが入っているのはなぜ？って感じ。

検証、Verification、HLS、Cadence