UVM 1.0の特徴は、こんな感じ

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

日経EDAOnlineのCadence，新世代EDA「Silicon Realization」の機能検証フローの概要を発表に掲載された
UVM 1.0の特徴は、

　引用

　　・ Run sub-phasing
　　・ Register package
　　・ TLM 2.0 support
　　・ Command line support
　　・ Configuration support

です。

ちなみに、Register packageは、VMMのRALが採用されました。

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology