2010-08-04 UVM ： 1.0 への道 (Day 1) UVM #技術職 Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった JL GrayさんのTwiiterによると、 3日間の予定で行われている#Accellera #viptsc の1日目、6時間におよぶFace to Face Meeting。 内容は、phasing Cadence主催のBBQにて、Tom(Mentor)さんとJanickさん(Synopsys) 実は、お二人はSynopsysで同僚。 検証、Verification、Cadence、SystemVerilog、UVM、Unified Verification Methodology
