OVM integration with SystemC TLM2　v1.1

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。

OVM integration with SystemC TLM2のv1.1が公開されました。

    Example runs on Cadence IUS 9.2 s10 or later simulator

ということです。

v1.0からの変更内容は書いてありませんので、わかりません。

v1.0のときのブログは、次の通りです。

OVM ： OVM-SV and OVM-e to SystemC TLM2 Integration Example(その1)
OVM ： OVM-SV and OVM-e to SystemC TLM2 Integration Example(その2)
OVM ： OVM-SV and OVM-e to SystemC TLM2 Integration Example(その3)
OVM ： OVM-SV and OVM-e to SystemC TLM2 Integration Example(その4)
OVM ： OVM-SV and OVM-e to SystemC TLM2 Integration Example(その5)
OVM ： OVM-SV and OVM-e to SystemC TLM2 Integration Example(その6)

検証、Verification、SystemVerilog、OVM、Open Verification Methodology、SystemC、TLM-2.0、Cadence