Verification Engineerの戯言 : SystemVerilogの世界へようこそ
ケイデンスのIUSでは、OVM-SV and OVM-e to SystemC TLM2 Integration Exampleを使えば、
SystemVerilogとSystemCが接続できるが、
メンターのQuestaでは、どのようにするのか？
SystemVerilogとSystemCが接続できるが、
メンターのQuestaでは、どのようにするのか？
How to connect the TB to the systemC reference model??でメンターのDaveさんが次のように回答しています。
引用 At the moment, there is no standard interface between SC and SV. Some vendors have provided prototype implementations. If you are using Questa, there is a very small example in the installation directory <..>/examples/systemc/systemc_dpi. You can contact us directly for a complete example using OVM/TLM.
Questaでは、ちょっとした例題が提供されているようです。
検証、Verification、SystemVerilog、Mentor、SystemC
