はじめに

生成AIにて、RISC-V CPUをRTLで書いて、テストベンチやテスト環境を作って、検証する

これは、もうできるようになったようです。

でも、RTLを検証するためには、SystemVerilog Simulatorが必要。

オープンソースであれば、

があるからいいじゃん。ということになるが、生成AIなら、SystemVerilog Simulator もできるじゃん。

Google さんに聞いたら、居ましたよ。やっている人が

Claude Code を使用して SystemVerilogシミュレータを開発してみた

昨年の6月末に最初の投稿が行われています。

どうも特許リスクがあるので、ソースコードは公開しないようです。まー、そうだよね。生成AIは、いろんな知識を獲得したけど、そこまでは考えてくれないからね。

この事例から生成AIにて作成したものを簡単に公開するのは、色々とリスクがあるということですね。

これから、どうなるんでしょうかね。。。