はじめに
最近、半導体のことを調べていたら出てきた、CPPについて、調べてみたので記録に残します。
今回も Grok 4.1 さんに聞いてみました。
半導体のCPPとは、何か？
半導体のCPPとは、主にContacted Poly Pitch（コンタクテッド・ポリ・ピッチ）の略で、Contacted Gate Pitch (CGP) ともほぼ同義に使われる重要なプロセス指標です。
簡単な意味
- ポリシリコン（またはゲート）ラインのピッチのうち、コンタクト（ソース/ドレインへの接触部）が付いている隣接ゲート間の距離を指します。
- 単位はnm（ナノメートル）。
- トランジスタの横方向（セル幅方向）の密度を決める最も重要なパラメータの一つ。
下図は、PC Waitch の2014/8/21 「Intelの「Broadwell」を支える強力な14nmプロセス」にある図です。説明のために引用します。
なぜ重要か？（実務的な役割）
標準セル（ロジックセル）のレイアウトで、セルの幅（X方向のサイズ）は主にこのCPPで決まります。
ロジック標準セルの典型的なサイズ決定式（大まか）：
- セル幅 ≈ CPP × (ゲート数 + ダミー/スペーサなど)
- セル高さ ≈ MMP（Minimum Metal Pitch） × トラック数（例: 9トラック, 10.5トラックなど）
密度スケーリングの指標として昔から使われてきた：
- ロジック密度 ≈ 1 / (CPP × MMP)（MMP = 最小メタルピッチ）
- SRAM密度 ≈ 1 / (CPP × Fin Pitch)（FinFET時代）
多くのファウンドリ（TSMC, Intel, Samsungなど）が新ノードの密度優位性を主張する際に、このCPP × MMPの値を比較して「うちのほうが密度が高い」と説明します。
世代ごとの典型値（参考、2020年代後半時点の目安）
| プロセスノード（マーケティング名） | 典型的なCPP値 (nm) | 備考 |
|---|---|---|
| 7nm / 5nmクラス | 50–60 nm | FinFET主流時代 |
| 3nm (TSMC N3, Samsung SF3) | 45–55 nm | GAA移行期 |
| 2nm (TSMC N2, Intel 20A/18A) | 40–48 nm | Nanosheet GAA |
| 1nm以降 / CFET | 35–42 nm以下 | imecロードマップなど |
- Intelは昔からCPPを厳密に公開して密度議論をリードする傾向。
- TSMC/Samsungはマーケティングノード名（3nm, 2nm）と実際のCPPが乖離しやすい（だから「7nmは本当は何nm？」みたいな議論が起きる）。
他の意味との区別
半導体文脈でCPPと言ったら99%がContacted Poly Pitchです。
- たまに混同されるもの：
- CPO → Co-Packaged Optics（光電共パッケージ）
- CPP-TMR → HDDヘッドのCurrent Perpendicular to Plane - TMR（全く別分野）
- Charge Pump → チャージポンプ回路（電源回路）
先端ロジックプロセス（特にFinFET → GAA → CFET）の話では、CPP縮小が微細化の限界にぶつかっているため、DTCO（設計-技術共同最適化）でセル高さやトラック数を変えて密度を稼ぐ方向にシフトしています。
要するに：
CPP = 隣接ゲートのコンタクト付きピッチ
→ ロジック/SRAMの横方向密度を決める最重要ルールの一つ
→ 新ノードの「本当の微細化度合い」を測る隠れた本命指標
幅がCPPなら、高さは何？
幅が CPP（Contacted Poly Pitch / Contacted Gate Pitch） なら、高さは主に以下のどれかを指していることが多いです。
半導体設計（特に標準セル）の文脈で「幅」と「高さ」と言ったときの対応はこうなります。
標準セルレイアウトでの「幅」と「高さ」
幅（X方向） → CPP（Contacted Gate Pitch）
- 標準セルの横方向サイズを決める最も基本的なピッチ。
- セル幅 ≈ CPP × (ゲート数 + スペーサー/ダミーなど)
高さ（Y方向） → セル高さ（Cell Height） または トラック高さ（Track Height）
- 標準セルの縦方向サイズ。
- 単位は通常 トラック数（Tracks） で表現され、物理長さは MMP（Minimum Metal Pitch）× トラック数 で決まる。
具体的な呼び方と関係
| 方向 | 主な指標 | 単位・呼び方例 | 説明 |
|---|---|---|---|
| 幅 | CPP (Contacted Gate Pitch) | nm（例: 45–51 nm） | 隣接ゲートのコンタクト付きピッチ。セル幅の基本単位。 |
| 高さ | Cell Height / Track Height | トラック数（例: 6T, 5T, 4.5T） 物理長さ（例: 210 nm, 143 nm） |
MMP × トラック数で決まる。N-P間隔や電源/グランド配線を含む。 |
世代ごとの典型値（目安）
| プロセス | CPP（幅方向） | 典型的なセル高さ（高さ方向） | トラック数例 | 備考 |
|---|---|---|---|---|
| TSMC N5 | ≈ 51 nm | ≈ 210–240 nm | 6T–7.5T | FinFET後期 |
| TSMC N3E | ≈ 48–51 nm | ≈ 170–210 nm | 5T–6T | FinFlexで短縮 |
| TSMC N2 / A16 | ≈ 45–48 nm | ≈ 140–180 nm | 4.5T–5.5T | NanoFlex + GAA |
| Intel 18A | ≈ 45 nm | ≈ 130–160 nm | 4T–5T | RibbonFET + PowerVia |
つまり、「幅がCPP」なら「高さはセル高さ（Cell Height）またはトラック高さ（Track Height）」 が最も自然な対応です。
設計の会話でよく出てくる表現： - 「幅方向はCPPでスケール、高さ方向はトラック数を減らしてスケール」 - 「CPPは横ピッチ、トラック数は縦ピッチ」
なので、質問の文脈では
幅 → CPP
高さ → セル高さ / トラック高さ（Cell Height / Tracks）
でほぼ間違いありません。
もし「幅がCPPなら高さはMMP？」みたいな比較の話だったら、それも近いですが、厳密には高さはMMP × トラック数なので、直接「MMP」だけとは言わず「トラック高さ」と表現するのが一般的です。
Tは、何の略？#
T は、半導体プロセスや標準セルの文脈で出てくる場合、ほぼ100%「Track（トラック）」 の略です。
具体的にどういう意味か
標準セル（ロジックセルの基本単位）の高さ（Cell Height） を測る単位として使われます。
- トラック（Track）：配線層（主にM1：1層目の金属配線）のピッチを基準にした仮想の「横線」の数。
- セル高さ = トラック数（T） × MMP（Minimum Metal Pitch：最小メタルピッチ）
例： - 6T → 6トラックの高さのセル - 5T → 5トラックの高さのセル - 4.5T → 4.5トラック（最近の先進プロセスでよく出てくる半端な値）
実際のプロセスでの目安（TSMC中心）
| プロセス | 典型的なセル高さ | トラック数（T） | 物理高さの目安 |
|---|---|---|---|
| N5 | 約210–240 nm | 6T–7.5T | 6T前後 |
| N3E | 約170–210 nm | 5T–6T | 5.5T前後 |
| N2 / A16 | 約140–180 nm | 4.5T–5.5T | 5T以下へ |
| Intel 18A | 約130–160 nm | 4T–5T | 4.5T前後 |
つまり「N3Eで5Tセル」みたいな話が出てきたら、
T = Track（トラック） のことです。
他の可能性（文脈による）
- T = Temperature（温度） → 熱解析や自己加熱の話で出てくる
- T = Transistor → たまにTrの略として
- T = Time → タイミング解析でtの代わりに
でも標準セルの高さやセルライブラリの話で出てくる T は、ほぼ間違いなく「Track」のT です。
なので、質問の文脈（セル高さの話）では
T = Track（トラック） でOKです！
MMP（Minimum Metal Pitch って、何？
MMP（Minimum Metal Pitch）とは、半導体プロセスのBEOL（Back-End-Of-Line：配線層）で定義される、最も狭い金属配線のピッチのことです。
具体的には：
- 隣接する2本の金属配線（Metal Line）の中心間距離（Center-to-Center Pitch）。
- または、金属線幅 + 最小スペースの合計（Line + Space）。
単位はnm（ナノメートル）で、先端プロセスではM1（1層目の金属配線）のMMPが最も重要視されます。
なぜMMPが重要か？
標準セルの高さ（Cell Height）はほぼMMP × トラック数（Tracks）で決まるため、
MMPはセル高さ（Y方向）のスケーリングの基本単位になります。
- セル高さ ≈ MMP × T（T = Track数、例: 5T, 6T）
- トラック数は電源/グランド配線（Vdd/Vss）や信号配線の「横線」の数。
世代ごとの典型的なMMP値（目安、M1層基準）
| プロセス | MMP（M1） | 典型的なトラック数 | セル高さの目安 | 備考 |
|---|---|---|---|---|
| TSMC N7 / N5 | ≈ 36–40 nm | 6T–7.5T | 210–240 nm | FinFET後期 |
| TSMC N3E | ≈ 28–32 nm | 5T–6T | 170–210 nm | FinFlexで短縮 |
| TSMC N2 / A16 | ≈ 23–28 nm | 4.5T–5.5T | 140–180 nm | GAA + NanoFlex |
| Intel 18A | ≈ 20–25 nm | 4T–5T | 130–160 nm | RibbonFET + PowerVia |
| Samsung SF2 | ≈ 24–28 nm | 5T前後 | 140–170 nm | MBCFET |
MMPとCPPの関係（よく混同される）
- CPP（Contacted Gate Pitch） → 幅方向（X方向）のスケーリング単位（ゲートピッチ）。
- MMP（Minimum Metal Pitch） → 高さ方向（Y方向）のスケーリング単位（金属配線ピッチ）。
密度（トランジスタ/mm²）のスケーリングは
密度 ∝ 1 / (CPP × MMP)
で決まるので、CPPとMMPの両方が縮まらないと密度が上がらない。
MMPの縮小が難しくなった理由（最近のトレンド）
- 抵抗・容量のトレードオフ：MMPを狭くすると金属線幅が細くなり抵抗↑、容量↑（低k誘電体が限界）。
- EUV露光限界：シングルパターニングで20–25 nmが実質的下限。
- → 3nm/2nm以降はMMPの縮小ペースが鈍化（0.9x前後）し、トラック数削減（T↓）やBSPDN（Backside Power Delivery）で高さ方向を稼ぐ方向にシフト。
つまり、
幅がCPPなら、高さはMMP（×トラック数）
で、MMPは標準セルの縦方向スケーリングの鍵です。
何か特定のプロセス（例: N2のMMP実測値）やMMP vs CPPのグラフイメージが必要なら教えてください！
セルの面積は、CPP x (MMP x トラック数)でOK?
はい、ほぼOKです。
標準セルの面積（Cell Area）を大まかに見積もる場合、
セル面積 ≈ CPP × (MMP × トラック数)
という近似式は、先端プロセス（FinFET / GAA）の標準セル設計において非常に実用的でよく使われる表現です。
なぜこの式が成り立つか
横方向（X方向）のサイズ → CPP × (ゲート数 + マージン)
→ 標準セルは通常複数ゲートで構成されるが、平均的なセル幅はCPPの倍数で近似されることが多い（特に最小セルやINV/NAND2などではCPP × 2～4程度）。縦方向（Y方向）のサイズ → MMP × トラック数
→ セル高さ（Cell Height）はトラック数（T）で定義され、物理的な高さはMMP × Tで決まる（電源/グランド配線や信号配線のトラックを含む）。
→ だから面積 ≈ (CPP × 横ゲート数) × (MMP × T) だが、平均的なセル（特に密度計算やロードマップ比較）では横方向をCPPで簡略化して
セル面積 ≈ CPP × (MMP × トラック数)
と表現するのが業界のデファクトです。
実際の精度と注意点
良い近似（ロードマップ比較や密度推定に最適）
- TSMC N3E：CPP ≈ 48 nm、MMP ≈ 30 nm、5.5T → 面積 ≈ 48 × (30 × 5.5) ≈ 7,920 nm²
→ 実際の最小セル面積はこれに近い値で議論される。 - Intel 18A：CPP ≈ 45 nm、MMP ≈ 22 nm、4.5T → 面積 ≈ 45 × (22 × 4.5) ≈ 4,455 nm²
- TSMC N3E：CPP ≈ 48 nm、MMP ≈ 30 nm、5.5T → 面積 ≈ 48 × (30 × 5.5) ≈ 7,920 nm²
厳密には違う点
- 横方向は必ずしもCPP × 整数ではなく、ダミーゲート、スペーサー、N-P間隔、境界マージンが入る。
- セル幅はCPP × (ゲート数 + α)（α ≈ 0.5～2程度）になることが多い。
- なので密度計算では有効セル面積としてCPP × (MMP × T) × 補正係数（1.1～1.5倍）を使うケースもある。
業界の実際の使い方
- TSMC/Samsung/Intelのロードマップ発表では、密度向上率を「CPP × MMP × Tの積でスケール」と説明することが多い。
- 例: 「N2はN3E比でCPP 0.95×、MMP 0.9×、T 0.85× → 密度 ≈ 1.3–1.4×向上」
結論
セル面積 ≈ CPP × (MMP × トラック数)
→ 密度やPPA比較の簡易式としてOK、実務でもよく使われる。
ただし厳密なレイアウト面積を計算するなら
セル幅 = CPP × (ゲート数 + 境界マージン)
セル高さ = MMP × T
として積を取るのがより正確です。
MMPは、プロセスが小さくなると小さくなるの？それとも、ある程度のプロセスから小さくならないの？
MMP（Minimum Metal Pitch）は、プロセスが小さくなると小さくなる傾向はありますが、最近の世代（特に5nm以降）では縮小ペースがかなり鈍化**しており、「ある程度のプロセスから小さくならない（またはほとんど縮まない）」状態に近づいています。
世代ごとのMMP縮小トレンド（主にTSMC中心、公開・推定値ベース）
| プロセス | MMP (M1層の目安) | 前世代比の縮小率 | 備考 |
|---|---|---|---|
| N7 / N7+ | ≈ 36–40 nm | - | FinFET初期 |
| N5 / N5P | ≈ 30–32 nm | ≈ 0.75–0.8x | まだ積極的に縮小 |
| N4 / N4P | ≈ 28–30 nm | ≈ 0.9x | 縮小ペース鈍化 |
| N3 / N3E | ≈ 26–28 nm | ≈ 0.9–0.95x | さらに鈍化 |
| N2 / N2P | ≈ 23–26 nm | ≈ 0.9x | 縮小は続くが限界近い |
| A16 / A14 | ≈ 20–24 nm | ≈ 0.9x前後 | 2026–2028頃、ほぼ頭打ちの可能性 |
- N5 → N3E あたりまではまだ明確に縮小（毎世代5–10%程度）。
- N3E → N2 → A16 では縮小率が0.9x前後（10%未満）になり、ほとんど横ばいに近い状態。
- 2025–2026年時点では、EUVのシングルパターニング限界（約20–25 nmピッチ）が現実的な壁になっており、MMPの大幅縮小は難しくなっている。
MMP縮小が難しくなった主な理由
リソグラフィの限界
- EUV（13.5nm波長）でもシングル露光の解像度限界は約20–24 nmピッチ。
- これ以下に縮めるとマルチパターニング（SALELEなど）が必要だが、オーバーレイ誤差・変動性（LWR/LER）が爆増 → 歩留まり急落・コスト爆増。
抵抗・容量のトレードオフ
- ピッチを狭くすると金属線幅が細くなり抵抗↑（銅の抵抗率が体積減少で急増）。
- 容量↑（低k誘電体が限界） → RC遅延悪化、電力消費増加。
信頼性・熱問題
- 狭ピッチで電界集中 → TDDB（Time-Dependent Dielectric Breakdown）悪化。
- 熱逃げが悪くなる。
→ これらの理由で、3nm/2nm以降はMMPの縮小を諦め（または最小限に）、代わりにトラック数（T）を減らす（6T → 5T → 4.5T）やBSPDN（Backside Power Delivery）で高さ方向のスケーリングを稼ぐ方向にシフトしています。
まとめ
- プロセスが小さくなるとMMPも小さくなる → はい、昔はそうだった（N7 → N5までは0.7–0.8xで縮小）。
- ある程度のプロセスから小さくならない → はい、現在（N3以降）はほぼそれ。
縮小ペースが0.9x前後になり、実質的に頭打ちに近い。
今後はCFETや2D材料でようやく再加速する可能性がありますが、2025–2026年時点ではMMPは「ほとんど縮まない」のが現実です。
密度向上はCPP × MMP × T の積で決まるので、MMPが縮まなくてもTを減らせばまだスケール可能、というのが現在の業界戦略です。
Tはプロセスが小さくなると、小さくなっているの？
はい、T（トラック数）はプロセスが小さくなると小さくなっている傾向が強く、現在の業界戦略の中心です。
MMP（Minimum Metal Pitch）の縮小ペースが鈍化（またはほぼ頭打ち）している分、トラック数（T）を減らすことでセル高さ（Cell Height）をスケールし、密度向上を続けているのが現実です。
TSMCの世代ごとのトラック数（T）縮小トレンド（実測・公表値ベース）
| プロセス | MMP (M1目安) | 典型的なトラック数（T） | セル高さの目安 | Tの縮小状況 | 備考 |
|---|---|---|---|---|---|
| N5 / N5P | ≈ 30–32 nm | 6T–7.5T（主に6T） | 210–240 nm | 基準（FinFET後期標準） | 2-fin/3-finで高さ調整 |
| N3 / N3E | ≈ 26–28 nm | 5T–6T（主に5.5T–6T） | 170–210 nm | 約0.8–0.9x（T 1減） | FinFlexでT削減を加速 |
| N2 / N2P | ≈ 23–26 nm | 4.5T–5.5T（主に5T前後） | 140–180 nm | 約0.8–0.9x（さらに1減） | NanoFlex + GAAでT短縮本格化 |
| A16 / A14 | ≈ 20–24 nm | 4T–5T（4.5T以下へ） | 130–160 nm以下 | 継続縮小（4Tクラスへ） | Super Power Rail + NanoFlex ProでTをさらに削減 |
- N5 → N3E：Tが6T → 5.5T前後へ減少し、セル高さ10–20%短縮。
- N3E → N2：Tがさらに4.5T–5Tクラスへ移行し、高さ方向で15–20%以上のスケール。
- A16以降：4T以下が標準化しつつあり、トラック削減が密度向上の主ドライバー。
なぜTを減らせるようになったか
- FinFET時代 → Fin本数減少（depopulation）でTを減らすが、Ion低下のペナルティが大きい。
- GAA時代 → Nanosheet幅の連続可変 + 多層スタックでTを減らしても駆動電流を維持しやすくなった。
- FinFlex / NanoFlex → 同一チップ内で高さの異なるセルを混在（例: 5T行と4.5T行） → Tの平均を下げつつ性能を確保。
- BSPDN / Super Power Rail（A16以降） → 電源配線を裏面へ移すことでフロント側のトラックを1–2本削減 → Tを劇的に減らせる。
つまり、MMPがほとんど縮まなくなった今、Tを減らすのが業界がまだ密度をスケールさせている最大の戦略です。
TSMCのロードマップを見ても、N5 → N2 → A16 でTが6T → 5T → 4Tクラスへ着実に減っており、これが密度向上の主な原動力になっています。
結論：
はい、Tはプロセスが小さくなると（世代が進むと）小さくなっています。
MMP縮小が限界に来た分、T削減が今後数世代の主戦場です。
具体的なプロセス（例: N2のT実測値）やT削減によるPPA影響の詳細が知りたい場合、教えてください！
おわりに
セル面積は、
- 幅 : CPP (Contacted gate Pitch) x (ゲーツ数 + 境界マージン
- 高さ : トラック x MMP (Minimum Metal Pitch)
なんですね。
追記)、2026.02.23
下記のXの投稿に、imec の
- Planar
- FinFET
- Nanosheet
- CFET
のセルの構成と、CP/CHのサイズが載っていました。
• TSMC is entering the 2-nanometer node, transitioning from the traditional FinFET architecture to GAA (Gate-All-Around) transistors, primarily to increase transistor density, reduce power consumption, and enhance overall computing performance.
— SemiVision👁️👁️ (@semivision_tw) 2026年2月22日
• Equipment beneficiaries: GAA… pic.twitter.com/kFY25PGqBu
画像が無くなると、説明できなくなるので、画像を説明のために引用します。
