https://msyksphinz.hatenablog.com/entry/2025/11/12/040000

続いて、Day-3の資料の要約をChatGPTで行った。

State of the Union
Krste Asanović (Chief Architect, RISC-V International)
KrsteはRISC-Vの現状を「強い」と総括し、組込みからAIアクセラレータまで業界全域で採用が本格化していると説明。RVA23p1の進展、RVA30の構想、RVMやCHERIプロファイルなど新プロファイル策定も進行中で、RISC-Vが各産業縦割り領域に最適化されながらも統一されたISA設計を維持していることを強調した。また、セキュリティ(SPMP、IOPMP、Supervisor Domains、CHERI)、DSP(P-extension, Vector-DSP)、長命令(>32bit)など、進行中の仕様を紹介。AI向けにはBF16/OFP8、Bulk Normalization、複数方式のマトリクス拡張(IME, AME, VME)を取り上げ、RISC-Vが異なるマイクロアーキテクチャに柔軟に適応できる“長期進化可能ISA”である点を強調した。

State of the Union

Krste Asanović (Chief Architect, RISC-V International)

KrsteはRISC-Vの現状を「強い」と総括し、組込みからAIアクセラレータまで業界全域で採用が本格化していると説明。RVA23p1の進展、RVA30の構想、RVMやCHERIプロファイルなど新プロファイル策定も進行中で、RISC-Vが各産業縦割り領域に最適化されながらも統一されたISA設計を維持していることを強調した。また、セキュリティ(SPMP、IOPMP、Supervisor Domains、CHERI)、DSP(P-extension, Vector-DSP)、長命令(>32bit)など、進行中の仕様を紹介。AI向けにはBF16/OFP8、Bulk Normalization、複数方式のマトリクス拡張(IME, AME, VME)を取り上げ、RISC-Vが異なるマイクロアーキテクチャに柔軟に適応できる“長期進化可能ISA”である点を強調した。

Designing Processors in the Cloud
Jeremy Dahan (AWS)
AWSが提供するクラウドベースのEDA/エミュレーション環境を活用し、SoC/ECU/Vehicleレベルの統合開発を加速する方法を紹介。AWS Outposts、EC2 F2 FPGA、仮想ターゲット環境(QEMU、VDK、ETAS、Vectorなど)により、エッジ〜車載〜データセンターまでのハード/ソフト協調開発を「単一のワークベンチ」で完結させるビジョンを提示した。仮想化レベル(L0〜L4b)を使った段階的統合、CI/CDによる自動テスト、ARM Graviton実機の代替利用、RISC-V向け仮想環境の強化など、開発効率化の実例を紹介。RISC-Vを他アーキと同等レベルに引き上げるため、EDAワークロードのスケール、FPGA高速化、仮想車両シミュレーションなどの取り組みを進めていると述べた。

Designing Processors in the Cloud

Jeremy Dahan (AWS)

AWSが提供するクラウドベースのEDA/エミュレーション環境を活用し、SoC/ECU/Vehicleレベルの統合開発を加速する方法を紹介。AWS Outposts、EC2 F2 FPGA、仮想ターゲット環境(QEMU、VDK、ETAS、Vectorなど)により、エッジ〜車載〜データセンターまでのハード/ソフト協調開発を「単一のワークベンチ」で完結させるビジョンを提示した。仮想化レベル(L0〜L4b)を使った段階的統合、CI/CDによる自動テスト、ARM Graviton実機の代替利用、RISC-V向け仮想環境の強化など、開発効率化の実例を紹介。RISC-Vを他アーキと同等レベルに引き上げるため、EDAワークロードのスケール、FPGA高速化、仮想車両シミュレーションなどの取り組みを進めていると述べた。

Blockchain, Cryptography, and RISC-V: A New Frontier in Open Development
Daniela Barbosa (Linux Foundation, LF Decentralized Trust)
ブロックチェーン/暗号技術の進化とオープンハードウェアの接点を整理し、CBDC(中央銀行デジタル通貨)など各国の実装例を紹介。オープン・構造化・検証可能というブロックチェーンの価値は、RISC-Vの理念と強く一致しており、ハードウェアレベルのオープン性が分散アプリケーションに大きく寄与すると述べた。特にZK(Zero-Knowledge Proof)VMにRISC-Vが最も適している点を強調。RISC Zero、CKB-VM、PolkaVMなど既にRISC-VベースのzkVMが普及しつつあり、スマートコントラクトをRISC-V ISAに標準化する構想も紹介。Ethereum開発者もRISC-Vベースのスマートコントラクト実行環境に強い関心を示していると述べた。

Blockchain, Cryptography, and RISC-V: A New Frontier in Open Development

Daniela Barbosa (Linux Foundation, LF Decentralized Trust)

ブロックチェーン/暗号技術の進化とオープンハードウェアの接点を整理し、CBDC(中央銀行デジタル通貨)など各国の実装例を紹介。オープン・構造化・検証可能というブロックチェーンの価値は、RISC-Vの理念と強く一致しており、ハードウェアレベルのオープン性が分散アプリケーションに大きく寄与すると述べた。特にZK(Zero-Knowledge Proof)VMにRISC-Vが最も適している点を強調。RISC Zero、CKB-VM、PolkaVMなど既にRISC-VベースのzkVMが普及しつつあり、スマートコントラクトをRISC-V ISAに標準化する構想も紹介。Ethereum開発者もRISC-Vベースのスマートコントラクト実行環境に強い関心を示していると述べた。

Reimagining the Future of HPC Catalysed by RISC-V
Nick Brown (EPCC / RISC-V HPC SIG Chair)
Nickは、HPCにおけるRISC-V採用が「2026年に転換点を迎える」と予測。既にARCHER2ユーザの35%がRISC-Vでアプリが動作、55%がポーティング可能という調査データを示し、Cinco RanchのRVVアクセラレータ、SG2042後継CPU、RVA23世代の高性能コアによる実用化が見えてきたと述べた。また、WormholeでのFFT、N-body 2×高速化、 energy 2×削減などの事例を紹介し、GPU以外の加速手段としてRISC-Vの柔軟さを強調。一方、Lustre/GPFS未サポート、GPUドライバ成熟不足、デバッガ/プロファイラ不足など課題も提示し、「HPC SIGと共にエコシステム全体の底上げが必要」と呼びかけた。

Reimagining the Future of HPC Catalysed by RISC-V

Nick Brown (EPCC / RISC-V HPC SIG Chair)

Nickは、HPCにおけるRISC-V採用が「2026年に転換点を迎える」と予測。既にARCHER2ユーザの35%がRISC-Vでアプリが動作、55%がポーティング可能という調査データを示し、Cinco RanchのRVVアクセラレータ、SG2042後継CPU、RVA23世代の高性能コアによる実用化が見えてきたと述べた。また、WormholeでのFFT、N-body 2×高速化、 energy 2×削減などの事例を紹介し、GPU以外の加速手段としてRISC-Vの柔軟さを強調。一方、Lustre/GPFS未サポート、GPUドライバ成熟不足、デバッガ/プロファイラ不足など課題も提示し、「HPC SIGと共にエコシステム全体の底上げが必要」と呼びかけた。

AI in the Real World
Ed Doran (Edge AI Foundation)
Edは「クラウドAIは限界に近づいており、エッジAIが新しい現実を作る」と指摘。データセンターの消費電力・水資源・環境負荷の増大(1DCあたり500万ガロン/日など)により、持続可能なAIのためにはクラウド×エッジの役割分担が不可欠であると説明した。エッジAIの価値(低レイテンシ、プライバシー、低コスト、接続不要)を提示し、2025–2030で市場が11.8→56.8Bへ5倍成長すると予測。RISC-Vについて直接は触れないが、エッジ向けAIチップ設計が多様化する中で、オープンISAが重要になる文脈を示した講演となっている。

AI in the Real World

Ed Doran (Edge AI Foundation)

Edは「クラウドAIは限界に近づいており、エッジAIが新しい現実を作る」と指摘。データセンターの消費電力・水資源・環境負荷の増大(1DCあたり500万ガロン/日など)により、持続可能なAIのためにはクラウド×エッジの役割分担が不可欠であると説明した。エッジAIの価値(低レイテンシ、プライバシー、低コスト、接続不要)を提示し、2025–2030で市場が11.8→56.8Bへ5倍成長すると予測。RISC-Vについて直接は触れないが、エッジ向けAIチップ設計が多様化する中で、オープンISAが重要になる文脈を示した講演となっている。

Opportunities at the Edge of AI: RISC-V the AI-Native Architecture
Makeljana Shkurti (VRULL / RISC-V International)
Makeljanaは「RISC-VはAI時代のために作られたISAであり、特にエッジAIに最適」と主張。エッジではミリ秒単位の決定、ゼロデイ更新、プライバシー確保、極小電力、決定性などが必須で、従来ISAの“閉じた・剛直・ライセンス制限”は適応が困難だと説明した。自動車、ロボティクス、医療、ウェアラブル、ドローンの5領域で具体的ユースケースを示し、RISC-Vが「カスタムアクセラレータ統合」「決定性実行」「低電力AI」「ローカル推論」を自然に実現できることを強調。RISC-Vが次世代AI経済の標準基盤になるという強いメッセージで締め括った。

Opportunities at the Edge of AI: RISC-V the AI-Native Architecture

Makeljana Shkurti (VRULL / RISC-V International)

Makeljanaは「RISC-VはAI時代のために作られたISAであり、特にエッジAIに最適」と主張。エッジではミリ秒単位の決定、ゼロデイ更新、プライバシー確保、極小電力、決定性などが必須で、従来ISAの“閉じた・剛直・ライセンス制限”は適応が困難だと説明した。自動車、ロボティクス、医療、ウェアラブル、ドローンの5領域で具体的ユースケースを示し、RISC-Vが「カスタムアクセラレータ統合」「決定性実行」「低電力AI」「ローカル推論」を自然に実現できることを強調。RISC-Vが次世代AI経済の標準基盤になるという強いメッセージで締め括った。

Enhancing RISC-V Embedded Processor Performance through Advanced Instruction Fusion
Carlos Basto / Revi Ofir (Synopsys)
Synopsysが提案する「高度命令融合」により、シングルイシューのIn-order MCUでもデュアルイシュー相当の性能(IPC +25%)を、ゲート数+20%で実現できるという革新的手法を紹介。マルチイシューの複雑性(RFポート増加・バイパス網拡大)を回避しつつ、前取りデコード情報を使ってLoad+ALU、Store+BR、Load+MPYなどの融合を行う。ISA非依存(ソフト互換)で実現できる点が最大の強み。Fusion用デュアルパス、拡張デコーダ、3R/2W Register File、メモリマルチバンク化などの軽量改修で性能密度を最大化。MCU分野でのRISC-V競争力を高める実装技術として注目に値する。

Enhancing RISC-V Embedded Processor Performance through Advanced Instruction Fusion

Carlos Basto / Revi Ofir (Synopsys)

Synopsysが提案する「高度命令融合」により、シングルイシューのIn-order MCUでもデュアルイシュー相当の性能(IPC +25%)を、ゲート数+20%で実現できるという革新的手法を紹介。マルチイシューの複雑性(RFポート増加・バイパス網拡大)を回避しつつ、前取りデコード情報を使ってLoad+ALU、Store+BR、Load+MPYなどの融合を行う。ISA非依存(ソフト互換)で実現できる点が最大の強み。Fusion用デュアルパス、拡張デコーダ、3R/2W Register File、メモリマルチバンク化などの軽量改修で性能密度を最大化。MCU分野でのRISC-V競争力を高める実装技術として注目に値する。

Enhancing OP-TEE for RISC-V: Leveraging IOPMP and Enabling RTOS Integration
Bing Yu (Andes Technology)
AndesのAndeSentryフレームワークの一環として、RISC-V向けOP-TEEの強化を紹介。IOPMP/ePMP/SPMPを用いたメモリ隔離、Secure Boot、RPMI(SBI メッセージプロキシ)によるLinux/TEE間通信など、RISC-Vアプリケーションプロセッサに必要なTEE基盤を整備した。さらに、MCU向けのMCU-TEE(Zone分離、PMP隔離、Secure Debug、最大8Zone)も紹介。「RISC-VでARM TrustZone相当のTEEを確立する」という明確なメッセージで、AndesがRISEプロジェクトを主導しOP-TEEのRISC-V移植を牽引している点を示した。

Enhancing OP-TEE for RISC-V: Leveraging IOPMP and Enabling RTOS Integration

Bing Yu (Andes Technology)

AndesのAndeSentryフレームワークの一環として、RISC-V向けOP-TEEの強化を紹介。IOPMP/ePMP/SPMPを用いたメモリ隔離、Secure Boot、RPMI(SBI メッセージプロキシ)によるLinux/TEE間通信など、RISC-Vアプリケーションプロセッサに必要なTEE基盤を整備した。さらに、MCU向けのMCU-TEE(Zone分離、PMP隔離、Secure Debug、最大8Zone)も紹介。「RISC-VでARM TrustZone相当のTEEを確立する」という明確なメッセージで、AndesがRISEプロジェクトを主導しOP-TEEのRISC-V移植を牽引している点を示した。

Optimizing Real-Time Application Requirements on ARC-V Processors Leveraging RISC-V Extensions
Rich Collins (Synopsys)
車載リアルタイム要求に応えるため、AIAだけでは不足する“リアルタイム割込み(RTIA)”を提案。Direct MSI(DMSI)、Nested Vectored Interrupts、Trap Stack Pointer Managementにより、割込み遅延を最小化し、ベアメタル / RTOS用途で決定的動作を保証する。多段IMSIC/APLICの複雑性を抽象化し、低遅延・低ソフトオーバーヘッドを実現。既存AIAとの後方互換性を維持しつつ、単/多コア・仮想化環境でも利用可能。車載・産業リアルタイムがRISC-Vを採用する上で重要な拡張となる。

Optimizing Real-Time Application Requirements on ARC-V Processors Leveraging RISC-V Extensions

Rich Collins (Synopsys)

車載リアルタイム要求に応えるため、AIAだけでは不足する“リアルタイム割込み(RTIA)”を提案。Direct MSI(DMSI)、Nested Vectored Interrupts、Trap Stack Pointer Managementにより、割込み遅延を最小化し、ベアメタル / RTOS用途で決定的動作を保証する。多段IMSIC/APLICの複雑性を抽象化し、低遅延・低ソフトオーバーヘッドを実現。既存AIAとの後方互換性を維持しつつ、単/多コア・仮想化環境でも利用可能。車載・産業リアルタイムがRISC-Vを採用する上で重要な拡張となる。

Optimizing Compilers for RISC-V (NA Update)
Jeff Law (Ventana Microsystems)
Jeff はコンパイラ最適化の焦点が“命令数”から“PMUに基づく実性能解析”へ移行すべきと強調。RVVが導入されると命令数では性能が判断できず、branch mispredict、zero-stride load、vsetvl推測、Uarch癖などが性能を左右するため、linux perf / PMUサンプリングを活用した分析を必須とする。具体的に、x264の小規模ループの不利益なvector化、条件分岐誤予測、zero-stride最適化の罠、vsetvl推測移動の害などを例示。RISC-V向けコンパイラは“コストモデル強化・ベクトル優先順位・マイクロアーキ依存最適化”が急務だと結論づけた。

Optimizing Compilers for RISC-V (NA Update)

Jeff Law (Ventana Microsystems)

Jeff はコンパイラ最適化の焦点が“命令数”から“PMUに基づく実性能解析”へ移行すべきと強調。RVVが導入されると命令数では性能が判断できず、branch mispredict、zero-stride load、vsetvl推測、Uarch癖などが性能を左右するため、linux perf / PMUサンプリングを活用した分析を必須とする。具体的に、x264の小規模ループの不利益なvector化、条件分岐誤予測、zero-stride最適化の罠、vsetvl推測移動の害などを例示。RISC-V向けコンパイラは“コストモデル強化・ベクトル優先順位・マイクロアーキ依存最適化”が急務だと結論づけた。

SBI v3.0 – Fuelling the Next Phase of Innovation
Atish Patra (Rivos) / Anup Patel (Ventana)
SBI v3.0は、RISC-Vプラットフォームのハイパーバイザ、OS、ファームウェア協調を強化するための大幅拡張版。新機能には Debug Trigger(DBTR)、Firmware Feature Control(FWFT)、Supervisor Software Events(SSE)、Message Proxy(MPXY)などが含まれ、RAS/PMUイベントの高速ハンドリング、Linux/UEFI/OP-TEE との新しい連携モデルを提供する。特にSSEは[V]S-modeをIRQ無効時でも割り込むことができ、異常検出時間をミクロ秒レベルまで短縮できる点が目玉。MPXYはRPMI(RISC-V Platform Management Interface)を媒介する共通メッセージ基盤として、Linuxドライバ・EDK2・OP-TEEを抽象化し、「M-modeに依存しないクロスプラットフォームの制御チャネル」を標準化する。FWFTはファームウェア提供機能の動的有効化 / ロールアウトを可能にし、将来のISA変更や性能改善をソフト側で制御できる仕組みを導入。v4.0では Confidential Computing(CoVE)連携を強化する予定。

SBI v3.0 – Fuelling the Next Phase of Innovation

Atish Patra (Rivos) / Anup Patel (Ventana)

SBI v3.0は、RISC-Vプラットフォームのハイパーバイザ、OS、ファームウェア協調を強化するための大幅拡張版。新機能には Debug Trigger(DBTR)、Firmware Feature Control(FWFT)、Supervisor Software Events(SSE)、Message Proxy(MPXY)などが含まれ、RAS/PMUイベントの高速ハンドリング、Linux/UEFI/OP-TEE との新しい連携モデルを提供する。特にSSEは[V]S-modeをIRQ無効時でも割り込むことができ、異常検出時間をミクロ秒レベルまで短縮できる点が目玉。MPXYはRPMI(RISC-V Platform Management Interface)を媒介する共通メッセージ基盤として、Linuxドライバ・EDK2・OP-TEEを抽象化し、「M-modeに依存しないクロスプラットフォームの制御チャネル」を標準化する。FWFTはファームウェア提供機能の動的有効化 / ロールアウトを可能にし、将来のISA変更や性能改善をソフト側で制御できる仕組みを導入。v4.0では Confidential Computing(CoVE)連携を強化する予定。

Scaling Data Analytics via Confidential Computing on RISC-V Platforms
Ravi Sahita (Rivos)
本発表は、RISC-Vによる Confidential Computing(CC)と Confidential AI のアーキテクチャを総覧。Supervisor Domains と CoVE(Confidential VM Extension)が中核で、TVM(TEE VM)を物理アドレス、IOMMU、加速器、PCIe IDE-KMまで含めて“完全に隔離・暗号保護された”状態で実行する。また、OpenTitan/Caliptra(ハードウェアRoot of Trust)を統合可能にし、リモートアテステーションを標準化する方向性を提示。CoVEとCoVE-IOによってメモリ管理、割込み配布、加速器とのバインディング、キー管理を統一規格で扱えるようにする。RivosはQEMU、Salus TSM、OpenSBI、Linux/KVMで試作を進めており、2025年は仕様策定の最終段階。将来はTVM Migration、Rebootless Update、Sealingなどの運用系ABIの拡大が見込まれる。

Scaling Data Analytics via Confidential Computing on RISC-V Platforms

Ravi Sahita (Rivos)

本発表は、RISC-Vによる Confidential Computing(CC)と Confidential AI のアーキテクチャを総覧。Supervisor Domains と CoVE(Confidential VM Extension)が中核で、TVM(TEE VM)を物理アドレス、IOMMU、加速器、PCIe IDE-KMまで含めて“完全に隔離・暗号保護された”状態で実行する。また、OpenTitan/Caliptra(ハードウェアRoot of Trust)を統合可能にし、リモートアテステーションを標準化する方向性を提示。CoVEとCoVE-IOによってメモリ管理、割込み配布、加速器とのバインディング、キー管理を統一規格で扱えるようにする。RivosはQEMU、Salus TSM、OpenSBI、Linux/KVMで試作を進めており、2025年は仕様策定の最終段階。将来はTVM Migration、Rebootless Update、Sealingなどの運用系ABIの拡大が見込まれる。

The RISC-V Software Ecosystem: Primed for the Latest ISA Extensions
Andrew Jones (Ventana)
RISC-VソフトウェアエコシステムがISA拡張のスピードに追いつける理由を体系的に解説。QEMUによる初期モデル提供、PoCパッチの早期公開、上流優先ポリシー、Profiles(RVA23)などの標準化によって、ISAが登場すると同時にコンパイラ・ライブラリ・Linux・KVMが揃う体制を構築したと説明。Linuxの hwprobe() によりアプリケーションが拡張セットを確定的に検出できるようになり、RVA23ビルドのディストリビューションが2026年前後から登場予定。将来の拡張には「ゲスト移行(ライブマイグレーション)を阻害しないこと」「VS/VU向けの細粒度disable」が求められると提案。

The RISC-V Software Ecosystem: Primed for the Latest ISA Extensions

Andrew Jones (Ventana)

RISC-VソフトウェアエコシステムがISA拡張のスピードに追いつける理由を体系的に解説。QEMUによる初期モデル提供、PoCパッチの早期公開、上流優先ポリシー、Profiles(RVA23)などの標準化によって、ISAが登場すると同時にコンパイラ・ライブラリ・Linux・KVMが揃う体制を構築したと説明。Linuxの hwprobe() によりアプリケーションが拡張セットを確定的に検出できるようになり、RVA23ビルドのディストリビューションが2026年前後から登場予定。将来の拡張には「ゲスト移行(ライブマイグレーション)を阻害しないこと」「VS/VU向けの細粒度disable」が求められると提案。

Mission-Critical AI in Space and Sky: SWaP-Constrained Intelligence with RISC-V FPGA-SoCs
Dave Ojika (Flapmax) / Shreya Mehrotra (Altera)
衛星(FLAP-0)、UAV(SKY-0)にみられる SWaP-C(Size, Weight, Power, Cost)制約下のAI処理において、RISC-V + FPGA SoC が最適である理由を紹介。既存AIチップの“FLOPs中心の設計”は実運用でのデータ移動や同期遅延を反映せず、実際の性能を過大評価すると指摘。Nios V(RISC-V)を制御平面に使い、FPGA内のAIアクセラレータと連携することで、低遅延・電力効率・堅牢性を両立させる。さらに、AI分散処理を評価する“RISCBench”(Streaming/Residencyを考慮したSIT指標)を公開し、AIの継続性能を計測する新指標を提案。宇宙・航空用途のAI効率化には「AIアクセラレータ間のオーケストレーション性能」が最重要であり、RISC-Vはその制御層として高い適性があると主張。

Mission-Critical AI in Space and Sky: SWaP-Constrained Intelligence with RISC-V FPGA-SoCs

Dave Ojika (Flapmax) / Shreya Mehrotra (Altera)

衛星(FLAP-0)、UAV(SKY-0)にみられる SWaP-C(Size, Weight, Power, Cost)制約下のAI処理において、RISC-V + FPGA SoC が最適である理由を紹介。既存AIチップの“FLOPs中心の設計”は実運用でのデータ移動や同期遅延を反映せず、実際の性能を過大評価すると指摘。Nios V(RISC-V)を制御平面に使い、FPGA内のAIアクセラレータと連携することで、低遅延・電力効率・堅牢性を両立させる。さらに、AI分散処理を評価する“RISCBench”(Streaming/Residencyを考慮したSIT指標)を公開し、AIの継続性能を計測する新指標を提案。宇宙・航空用途のAI効率化には「AIアクセラレータ間のオーケストレーション性能」が最重要であり、RISC-Vはその制御層として高い適性があると主張。

CVA6-CHERI: An Open-Source RV64Y Implementation for Commercialization
Bruno Sá / Jonathan Woodruff / Capabilities Limited
RISC-VのCHERI拡張(RV64Y)の実装例として、CVA6をベースにしたCHERI対応プロセッサを紹介。能力(Capability)ベースの安全性向上として、境界付きポインタ、タグ付きロード/ストア、Capability CSRs、PCC処理などを実装し、CheriBSDをFPGA上で完全起動。TestRIGによる形式検証とBluespec/SystemVerilogの等価性チェックで複数のバグを検出・修正したと述べた。面積削減(17%のExecuteロジック削減、PC Capability処理の再設計)、タイミング改善(50MHz動作)、モード切替最適化など商用実装の観点で改良を実施。CVA6-CHERIは将来のCHERIプロセッサの“セカンドソース”となり、産業導入のハードルを下げる存在を目指す。

CVA6-CHERI: An Open-Source RV64Y Implementation for Commercialization

Bruno Sá / Jonathan Woodruff / Capabilities Limited

RISC-VのCHERI拡張(RV64Y)の実装例として、CVA6をベースにしたCHERI対応プロセッサを紹介。能力(Capability)ベースの安全性向上として、境界付きポインタ、タグ付きロード/ストア、Capability CSRs、PCC処理などを実装し、CheriBSDをFPGA上で完全起動。TestRIGによる形式検証とBluespec/SystemVerilogの等価性チェックで複数のバグを検出・修正したと述べた。面積削減(17%のExecuteロジック削減、PC Capability処理の再設計)、タイミング改善(50MHz動作)、モード切替最適化など商用実装の観点で改良を実施。CVA6-CHERIは将来のCHERIプロセッサの“セカンドソース”となり、産業導入のハードルを下げる存在を目指す。

Tiling Support in the SiFive AI/ML Stack for the RISC-V Vector-Matrix Extension
Min Hsu (SiFive)
RVVとVME(Vector-Matrix Extension)を組み合わせたSiFiveのAI/MLソフトウェアスタックを紹介。大型Cアキュムレータ、外積型MM、マルチタイル行列積に対応し、IREE(MLIRベースコンパイラ)と密接に統合してタイル分割・並列化・ukernel最適化を実現している。SiFive XMはVMEハードウェア実装を含み、RVVベースで高性能ML計算を実現。今回の発表ではIREEに“multi-tile GEMM”最適化を追加し、C00/C01/C10/C11など複数タイルへの計算を並列・効率的に展開できるようにした。タイル化がAI計算の鍵であり、VMEはそのために設計された拡張であると強調した。

Tiling Support in the SiFive AI/ML Stack for the RISC-V Vector-Matrix Extension

Min Hsu (SiFive)

RVVとVME(Vector-Matrix Extension)を組み合わせたSiFiveのAI/MLソフトウェアスタックを紹介。大型Cアキュムレータ、外積型MM、マルチタイル行列積に対応し、IREE(MLIRベースコンパイラ)と密接に統合してタイル分割・並列化・ukernel最適化を実現している。SiFive XMはVMEハードウェア実装を含み、RVVベースで高性能ML計算を実現。今回の発表ではIREEに“multi-tile GEMM”最適化を追加し、C00/C01/C10/C11など複数タイルへの計算を並列・効率的に展開できるようにした。タイル化がAI計算の鍵であり、VMEはそのために設計された拡張であると強調した。

Democratizing Inference of Open-Weight Models on RISC-V Manycore Accelerators
Roman Shaposhnik / Tanya Dadasheva (AI Foundry)
完全オープンソースRISC-V多コアAIアクセラレータ「ET(旧Esperanto)」を中心に、AIインフラを“GPU依存から解放する”構想を提示。Minionコア(軽量RV64)＋Maxionコア(BOOMベース)＋NEMI NoC によるトランスピュータ的モデルを採用し、FPGA実装済みの100%オープンなAI SoCを提供。ソフト側はGGML/tinygrad/llama.cppを中心とした“RISC-V LAMPスタック”を提唱し、量子化(int4)・ファインチューニング・分散推論を前提とした新しいAIフレームワーク像を提示。データセンター規模ではラック全体で「tokens/sec/W」を最適化する必要があり、そのためにはGPUよりも柔軟なRISC-V多コア設計が適すると強調。

Democratizing Inference of Open-Weight Models on RISC-V Manycore Accelerators

Roman Shaposhnik / Tanya Dadasheva (AI Foundry)

完全オープンソースRISC-V多コアAIアクセラレータ「ET(旧Esperanto)」を中心に、AIインフラを“GPU依存から解放する”構想を提示。Minionコア(軽量RV64)＋Maxionコア(BOOMベース)＋NEMI NoC によるトランスピュータ的モデルを採用し、FPGA実装済みの100%オープンなAI SoCを提供。ソフト側はGGML/tinygrad/llama.cppを中心とした“RISC-V LAMPスタック”を提唱し、量子化(int4)・ファインチューニング・分散推論を前提とした新しいAIフレームワーク像を提示。データセンター規模ではラック全体で「tokens/sec/W」を最適化する必要があり、そのためにはGPUよりも柔軟なRISC-V多コア設計が適すると強調。

Unleashing ML Processing Power Through RISC-V Vectors
Roman Shaposhnik/Tanya Dadasheva (AI Foundry)
ML用途でRVVが有利となる理由を、VLENスケーリング、並列レーン、マスク処理、シフト、Load/Store 多様化といったマイクロアーキ観点から解説。100〜200種以上の複雑な制御方式(VL/VTYPE/ソースレジスタ依存)を持つRVV命令の挙動を詳細に説明し、動的タイル化やGather/Scatter、Segment Load/Storeの動作も紹介。検証側では、具体的なテスト生成手順(命令選定→VL/SEW/LMUL設定→有効メモリ配置→マスク・レジスタ準備→実行)を例示し、再現性の高いベクタ検証手法を提供。RVV 実装者向けの“実務ベストプラクティス”として価値の高い講演。

Unleashing ML Processing Power Through RISC-V Vectors

Roman Shaposhnik/Tanya Dadasheva (AI Foundry)

ML用途でRVVが有利となる理由を、VLENスケーリング、並列レーン、マスク処理、シフト、Load/Store 多様化といったマイクロアーキ観点から解説。100〜200種以上の複雑な制御方式(VL/VTYPE/ソースレジスタ依存)を持つRVV命令の挙動を詳細に説明し、動的タイル化やGather/Scatter、Segment Load/Storeの動作も紹介。検証側では、具体的なテスト生成手順(命令選定→VL/SEW/LMUL設定→有効メモリ配置→マスク・レジスタ準備→実行)を例示し、再現性の高いベクタ検証手法を提供。RVV 実装者向けの“実務ベストプラクティス”として価値の高い講演。

Running WebLLM in the Browser on RISC-V: Toward Lightweight Local AI
Kathy Giori / Yuning Liang (DeepComputing)
DeepComputing がRISC-VノートPC(DC-ROMA、Framework Mainboard)向けにWebLLMをブラウザ内で実行する取り組みを紹介。ChromiumのRISC-V移植、WebSerial/WebNN/WebGPU/WASM-SIMD(RVV)対応を進め、ローカルAI(DeepSeek 7Bなど)をWeb上で扱える環境の整備が進展。同社はESWIN 7702x(50TOPS、8-core RISC-V、NPU/GPUチップレット)を採用し、AIスタートアップ100社支援・1000人のAIコントリビュータ育成プログラムを展開。WebLLM × RISC-V によって「軽量・ローカル・プライベートAI」を普及させる戦略を描く。

Running WebLLM in the Browser on RISC-V: Toward Lightweight Local AI

Kathy Giori / Yuning Liang (DeepComputing)

DeepComputing がRISC-VノートPC(DC-ROMA、Framework Mainboard)向けにWebLLMをブラウザ内で実行する取り組みを紹介。ChromiumのRISC-V移植、WebSerial/WebNN/WebGPU/WASM-SIMD(RVV)対応を進め、ローカルAI(DeepSeek 7Bなど)をWeb上で扱える環境の整備が進展。同社はESWIN 7702x(50TOPS、8-core RISC-V、NPU/GPUチップレット)を採用し、AIスタートアップ100社支援・1000人のAIコントリビュータ育成プログラムを展開。WebLLM × RISC-V によって「軽量・ローカル・プライベートAI」を普及させる戦略を描く。

Defending Against Transient Execution Attacks: Security Enhancements in XuanTie Microarchitecture
Xinyu Qin(Alibaba DAMO)
Spectre/Meltdown系に代表されるTransient Execution Attack(TEA)に対し、XuanTie(玄鉄)マイクロアーキテクチャで実装している防御策を体系化。Branch Predictorのコンテキストアイソレーション、Global History分離、Selective Memory Disambiguation(安全なStore→Load順序)、Faulting Loadの非転送化など、機能単位での精密な制御を紹介。RISC-V標準化側では FENCE.TIME、Speculation Barrier の議論が進行中だが、実際の製品レベルでは“どこに、どれだけ適用すべきか”が難しく、統一的評価フレームワークが必要と指摘。ハードウェア機能の標準的検出方法、OS/toolchainとの緊密な協調が次の課題と述べた。

Defending Against Transient Execution Attacks: Security Enhancements in XuanTie Microarchitecture

Xinyu Qin(Alibaba DAMO)

Spectre/Meltdown系に代表されるTransient Execution Attack(TEA)に対し、XuanTie(玄鉄)マイクロアーキテクチャで実装している防御策を体系化。Branch Predictorのコンテキストアイソレーション、Global History分離、Selective Memory Disambiguation(安全なStore→Load順序)、Faulting Loadの非転送化など、機能単位での精密な制御を紹介。RISC-V標準化側では FENCE.TIME、Speculation Barrier の議論が進行中だが、実際の製品レベルでは“どこに、どれだけ適用すべきか”が難しく、統一的評価フレームワークが必要と指摘。ハードウェア機能の標準的検出方法、OS/toolchainとの緊密な協調が次の課題と述べた。