Free RISC-V Online Course の第3日目。今日からRISC-Vの回路設計。
RISC-V CPUの設計と言っても、見てみるとパイプライン無しの1サイクル設計だった。 パイプラインが無いので、フェッチからライトバックまでを1サイクルの中に詰め込んでいくわけだが、前述のとおりVerilogの亜種みたいなTL-Verilogで書いているのでなんだか良く分からない。
信号を定義しない代わりに、良く分からないマクロがどんどん増えていき、逆に分かりにくくなってきている気がするぞ？ デコードの部分も面倒くさくなってきて、本当に習得する意味があるのか良く分からなくなってきた。
