Linux Foundation の Free RISC-V Online Courseをやり始めた (2. 論理回路設計)

Free RISC-V Online Course の第2日目。今日はデジタル回路。組み合わせ回路と順序回路をTL-Verilogで実装した。

何となくVerilogと文法が違うので少し戸惑う。順序回路は、レジスタを宣言するのではなくて、この信号から何サイクル後、という表現方式らしい。

後はデバッグのためにVisualizeすることができるらしい。インタフェースを作るの少し面倒くさいが、最終的にこれでRISC‐Vコアのパイプラインビューアとか作るのかな？