RISC-V勉強会@Online 2020 12/18の発表資料をアップロードしました。アップロード場所は、私のブログなどの資料を保管している以下のGitHub Sitesです。
RISC-V勉強会に参加いただきありがとうございました。私の発表は「RISC-V」というよりも「Chisel」だし、「Chisel」というよりも「Diplomacy」だし、とかなりキワキワな内容でした。どれだけの方が興味を持って下さったのかは未知数ですが、世界でもChiselのDiplomacyをここまで詳細にブレークダウンした資料は存在しないと思います(自画自賛、っていうかユーザが少ないから)。
Chiselですが、やはり私の考え方は「Verilogを全部Chiselに置き換える」ということではなく、「適材適所で使えば良い」で良いのではないかと思っています。Chiselを使ってフルスクラッチでCPUを作っても良いですけど、既存のコアをVerilogで作っているならば、BlackBoxを使ってWrappingしてSoCの部分だけChiselで作るとか、そういう使い方も十分に考えられます。ChiselかVerilog、どちらか一辺倒に考えがちですが、適材適所で使うのがおそらく正解なのでしょう。
私もRocket-Chipの実装についてはまだまだ分からないことだらけです。今回はRocketTileについてはその構成をいくつか紹介しましたが、RocketTileよりも上位のSoC部分(ExampleRocketSystemとか言うやつですね)はまだまだ良く分かっていません。これも今後勉強していかなければなあと思っています。
という訳で、参加いただいた皆様、ありがとうございました。
(最近忙しくて技術ネタを書く時間が無いので今日は感想だけ)。
